Aumento del rendimiento de un procesador Risc de 32 bits , utilizando pipeline de cinco etapas y memoria caché
Aumentar el rendimiento de un procesador RISC de 32 bits , reduciendo el periodo de reloj utilizando pipeline de cinco etapas y disminuir el tiempo promedio de acceso a memoria utilizando memorias caché, así identificar y mitigar los diferentes riesgos funcionales en un procesador y obtener la confi...
| Autor Principal: | Sierra Madrid, Ottoniel Abisaí |
|---|---|
| Formato: | Tesis |
| Idioma: | Español |
| Publicado: |
2021
|
| Materias: | |
| Acceso en línea: |
http://www.repositorio.usac.edu.gt/16523/ http://www.repositorio.usac.edu.gt/16523/ http://www.repositorio.usac.edu.gt/16523/1/Ottoniel%20Abisa%C3%AD%20Sierra%20Madrid.pdf |
| Sumario: |
Aumentar el rendimiento de un procesador RISC de 32 bits , reduciendo el periodo de reloj utilizando pipeline de cinco etapas y disminuir el tiempo promedio de acceso a memoria utilizando memorias caché, así identificar y mitigar los diferentes riesgos funcionales en un procesador y obtener la configuración óptima de parámetros en un caché de datos y un caché de instrucciones. |
|---|